Ethernet de MPU de microprocesseurs de MPC852TVR50A Ethernet I2C SPI UART USB de 50 mégahertz

Description de produit

Ethernet de haute qualité de MPU de microprocesseurs de MPC852TVR50A Ethernet I2C SPI UART USB de 50 mégahertz

Caractéristiques

La liste suivante récapitule les caractéristiques principales de MPC852T :

• Noyau inclus de MPC8xx jusqu'à 100 mégahertz

• Le fonctionnement maximum de fréquence de l'autobus externe est de 66 mégahertz

— Les fréquences du noyau 100MHz/80MHz soutiennent le mode de 2:1 seulement

— Les fréquences du noyau 50MHz/66MHz soutiennent des modes de 1:1 et de 2:1

• Simple-question, noyau à 32 bits (compatible avec la définition d'architecture de PowerPC) avec 32, registres polyvalents à 32 bits (GPRs)

— Le noyau exécute la prévision de branche avec le prefetch conditionnel, sans exécution conditionnelle

— cachette des données 4-Kbyte et cachette de l'instruction 4-Kbyte

– la cachette de l'instruction 4-Kbyte est bi-directionnelle, ensemble-associatif avec 128 ensembles

– la cachette des données 4-Kbyte est bi-directionnelle, ensemble-associatif avec 128 ensembles

– La cohérence de cachette pour des cachettes d'instruction et de données est maintenue sur 128 blocs de cachette du bit (4-word)

– Des cachettes sont physiquement adressées, mettent en application un moins algorithme (LRU) utilisé récemment de remplacement, et sont verrouillables sur une base de bloc de cachette

— MMUs avec 32 l'entrée TLB, instruction et données entièrement associatives TLBs

— Tailles de la page multiples de soutien de MMUs de 4, 16, et 512 K bytes, et de 8 Moctets ; 16 espaces d'adressage virtuels et 16 groupes de protection

• Jusqu'à bus de données à 32 bits (classement par taille dynamique d'autobus pour 8, 16, et 32 bits)

• 32 lignes d'adresse

• Contrôleur de mémoire (huit banques)

— Contient le contrôleur complet de RAM dynamique (DRACHME)

— Chaque banque peut être une puce choisie ou RAS pour soutenir une banque de DRACHME

— Jusqu'à 30 états d'attente programmables par banque de mémoire

— Interface de Glueless à la DRACHME, au SIMMS, au SRAM, aux EPROM, aux EPROM instantanées, et à d'autres blocs de mémoires

— Contrôleur de DRACHME programmable pour soutenir la plupart des interfaces de mémoire de taille et de vitesse

— Quatre lignes de CAS, quatre NOUS lignes, une ligne d'OE

— Disponible puce-choisi de botte à la remise (options pour 8, 16-, ou à 32 bits mémoires)

— Longueurs de bloc variables (32 Kbyte-256 Moctet)

— Sélectionnable écrivez la protection

— logique d'arbitrage d'autobus de Sur-puce

• Contrôleur rapide d'Ethernet (FEC)

• Minuteries polyvalentes

— Deux chronométreurs de 16 bits ou un chronométreur à 32 bits

— Le mode de porte peut activer/le compte

— L'interruption peut être masquée sur la capture de match et d'événement de référence

• Unité d'intégration de système (SIU)

— Moniteur d'autobus

— Chien de garde de logiciel