Puces de mémoire de SGRAM-GDDR5 EMMC 32 4G mordus 128MX32 SMD SMT

Description de produit

Mémoire originale de la DRACHME GDDR5 4G 128MX32 FBGA d'EDW4032BABG-70-F-R

Caractéristiques

• VDD = VDDQ = 1.6V/1.55V/1.5V ±3% et 1.35V ±3%

• Débit : 6,0 Gb/s, 7,0 Gb/s, 8,0 Gb/s

• 16 banques internes • Quatre groupes bancaires pour le tCCDL = tCK 3

• architecture du prefetch 8n-bit : bit 256 par lecture de rangée ou l'accès en écriture pour x32 ; bit 128 pour x16 • Longueur d'éclat (BL) : 8 seulement

• Latence programmable de CAS : 7-25

• Programmable ÉCRIVEZ la latence : 4-7

• Le centre de détection et de contrôle programmable A LU la latence : 2 ou 3

• Le centre de détection et de contrôle programmable ÉCRIVENT la latence : 8-14

• Modèle programmable de prise d'EDC pour des CDR

• Pré-charge : Option automatique pour chaque accès éclaté

• L'automobile régénèrent et l'individu régénèrent des modes

• Régénérez les cycles : 16 384 cycles/32ms

• Interface : Pseudo sorties compatibles ouvertes du drain (POD-15) : 40Ω déroulant, 60Ω cabreur

• arrêt de Sur-matrice (ODT) : 60Ω ou 120Ω (NOM)

• ODT et calibrage automatique de résistance à conducteur de sortie avec la goupille externe de la résistance ZQ : 120Ω

• Compensations programmables de force d'arrêt et de conducteur

• VREF externe ou interne sélectionnable pour des entrées de données ; compensations programmables pour VREF interne

• VREF externe distinct pour des entrées d'adresse/commande

• Comité technique = 0°C à +95°C

• configuration du mode x32/x16 réglée à la mise sous tension avec la goupille d'EDC

• Interface assymétrique pour des données, l'adresse, et la commande

• Quarts débit des entrées d'horloge différentielle CK_t, CK_c pour l'adresse et les commandes

• Deux entrées d'horloge différentielle de débit de moitié, WCK_t et WCK_c, chacune liée à deux octets de données (DQ, DBI_n, EDC)

• Données de la RDA (WCK) et adressage (les CK)

• Commande de DTS (CK)

• Écrivez la fonction de masque de données par l'intermédiaire du bus d'adresses (le double masque simple d'octet)

• Inversion de bus de données (DBI) et inversion de bus d'adresses (ABI)

• Mode "Marche/Arrêt" de l'entrée-sortie PLL

• Correcteur de coefficient d'utilisation (DCC) pour l'horloge de données (WCK)

• Lock-out de Digital RAS