Contrôleur IC GDDR6 8G 256MX32 de drachme de mémoire instantanée de MT61K256M32JE-14-A 8gb EMMC

Description de produit

MT61K256M32JE-14 : Un stockage de données original de mémoire de la DRACHME GDDR6 8G 256MX32 FBGA

Caractéristiques

• VDD = VDDQ = 1.35V ±3%, 1.25V ±3%, et 1.20V – 2%/+3%

• VPP = 1.8V – 3%/+6%

• Débit : 12 Gb/s, 14 Gb/s, 16 Gb/s

• 2 canaux indépendants distincts (x16)

• x16/x8 et 2 canaux/pseudo configurations de mode de canal (PC) réglées à la remise

• Interfaces finies simples par canal pour l'adresse de commande (CA) et les données

• Entrée d'horloge différentielle CK_t/CK_c pour CA par 2 canaux

• Une horloge différentielle a entré WCK_t/WCK_c par canal pour les données (DQ, DBI_n, l'EDC)

• Doubles commande du débit (RDA)/adresse (CK)

• Débit de quadruple (QDR) et doubles données du débit (RDA) (WCK), selon la fréquence d'opération

• architecture du prefetch 16n avec 256 bits par lecture de rangée ou l'accès en écriture

• 16 banques internes

• 4 groupes bancaires pour le tCCDL = le 3tCK et le 4tCK

• Latence LUE programmable

• Programmable ÉCRIVEZ la latence

• Écrivez la fonction de masque de données par l'intermédiaire de l'autobus de CA avec la granularité simple et double de masque d'octet

• Inversion de bus de données (DBI) et inversion d'autobus de CA (CABI)

• Entrée-sortie PLL

• Formation d'autobus de CA : Surveillance d'entrée de CA par l'intermédiaire des signaux de DQ/DBI_n/EDC

• Formation d'horloge de WCK2CK avec l'information de phase par l'intermédiaire des signaux d'EDC

• Les données lisent et écrivent la formation par l'intermédiaire de fifo lu (profondeur = 6)

• Intégrité lecture/écriture de transmission de données fixée par le contrôle par redondance cyclique

• Le centre de détection et de contrôle programmable A LU la latence

• Le centre de détection et de contrôle programmable ÉCRIVENT la latence

• Modèle programmable de prise d'EDC pour des CDR

• Mode de RDQS sur des goupilles d'EDC